`timescale 1s / 1s

module ECC_regs_testbench();
  
  reg [15:0] ADR_I;
  reg  WE_I;
  reg [15:0] DATA_I;
  reg  CYC_I;
  reg  STB_I;
  reg  CLK_I;
  reg  RST_I;
  reg  pkt_memory_ready;
  reg [15:0] pkt_memory_read_data;
  reg  pckt_mem_regs_ecc_int_reg_sbe_int_source;
  reg  pckt_mem_regs_ecc_int_reg_mbe_int_source;
  reg [13:0] pckt_mem_regs_ecc_err_addr_reg_address_input;
  reg  pckt_mem_regs_ecc_err_addr_reg_address_load_enable;
  reg  pckt_mem_regs_diag_cntrl_reg_initiate_clear;
  reg [5:0] pckt_mem_regs_ecc_bits_reg_ecc_bits_input;
  reg  pckt_mem_regs_ecc_bits_reg_ecc_bits_load_enable;
  reg [15:0] pckt_mem_regs_data_reg_data_value_input;
  reg  pckt_mem_regs_data_reg_data_value_load_enable;
  reg  rx_mem_regs_3_ecc_int_reg_sbe_int_source;
  reg  rx_mem_regs_3_ecc_int_reg_mbe_int_source;
  reg [13:0] rx_mem_regs_3_ecc_err_addr_reg_address_input;
  reg  rx_mem_regs_3_ecc_err_addr_reg_address_load_enable;
  reg  rx_mem_regs_3_diag_cntrl_reg_initiate_clear;
  reg [5:0] rx_mem_regs_3_ecc_bits_reg_ecc_bits_input;
  reg  rx_mem_regs_3_ecc_bits_reg_ecc_bits_load_enable;
  reg [15:0] rx_mem_regs_3_data_reg_data_value_input;
  reg  rx_mem_regs_3_data_reg_data_value_load_enable;
  reg  rx_mem_regs_2_ecc_int_reg_sbe_int_source;
  reg  rx_mem_regs_2_ecc_int_reg_mbe_int_source;
  reg [13:0] rx_mem_regs_2_ecc_err_addr_reg_address_input;
  reg  rx_mem_regs_2_ecc_err_addr_reg_address_load_enable;
  reg  rx_mem_regs_2_diag_cntrl_reg_initiate_clear;
  reg [5:0] rx_mem_regs_2_ecc_bits_reg_ecc_bits_input;
  reg  rx_mem_regs_2_ecc_bits_reg_ecc_bits_load_enable;
  reg [15:0] rx_mem_regs_2_data_reg_data_value_input;
  reg  rx_mem_regs_2_data_reg_data_value_load_enable;
  reg  rx_mem_regs_1_ecc_int_reg_sbe_int_source;
  reg  rx_mem_regs_1_ecc_int_reg_mbe_int_source;
  reg [13:0] rx_mem_regs_1_ecc_err_addr_reg_address_input;
  reg  rx_mem_regs_1_ecc_err_addr_reg_address_load_enable;
  reg  rx_mem_regs_1_diag_cntrl_reg_initiate_clear;
  reg [5:0] rx_mem_regs_1_ecc_bits_reg_ecc_bits_input;
  reg  rx_mem_regs_1_ecc_bits_reg_ecc_bits_load_enable;
  reg [15:0] rx_mem_regs_1_data_reg_data_value_input;
  reg  rx_mem_regs_1_data_reg_data_value_load_enable;
  reg  rx_mem_regs_0_ecc_int_reg_sbe_int_source;
  reg  rx_mem_regs_0_ecc_int_reg_mbe_int_source;
  reg [13:0] rx_mem_regs_0_ecc_err_addr_reg_address_input;
  reg  rx_mem_regs_0_ecc_err_addr_reg_address_load_enable;
  reg  rx_mem_regs_0_diag_cntrl_reg_initiate_clear;
  reg [5:0] rx_mem_regs_0_ecc_bits_reg_ecc_bits_input;
  reg  rx_mem_regs_0_ecc_bits_reg_ecc_bits_load_enable;
  reg [15:0] rx_mem_regs_0_data_reg_data_value_input;
  reg  rx_mem_regs_0_data_reg_data_value_load_enable;
  reg  tx_mem_regs_3_ecc_int_reg_sbe_int_source;
  reg  tx_mem_regs_3_ecc_int_reg_mbe_int_source;
  reg [13:0] tx_mem_regs_3_ecc_err_addr_reg_address_input;
  reg  tx_mem_regs_3_ecc_err_addr_reg_address_load_enable;
  reg  tx_mem_regs_3_diag_cntrl_reg_initiate_clear;
  reg [5:0] tx_mem_regs_3_ecc_bits_reg_ecc_bits_input;
  reg  tx_mem_regs_3_ecc_bits_reg_ecc_bits_load_enable;
  reg [15:0] tx_mem_regs_3_data_reg_data_value_input;
  reg  tx_mem_regs_3_data_reg_data_value_load_enable;
  reg  tx_mem_regs_2_ecc_int_reg_sbe_int_source;
  reg  tx_mem_regs_2_ecc_int_reg_mbe_int_source;
  reg [13:0] tx_mem_regs_2_ecc_err_addr_reg_address_input;
  reg  tx_mem_regs_2_ecc_err_addr_reg_address_load_enable;
  reg  tx_mem_regs_2_diag_cntrl_reg_initiate_clear;
  reg [5:0] tx_mem_regs_2_ecc_bits_reg_ecc_bits_input;
  reg  tx_mem_regs_2_ecc_bits_reg_ecc_bits_load_enable;
  reg [15:0] tx_mem_regs_2_data_reg_data_value_input;
  reg  tx_mem_regs_2_data_reg_data_value_load_enable;
  reg  tx_mem_regs_1_ecc_int_reg_sbe_int_source;
  reg  tx_mem_regs_1_ecc_int_reg_mbe_int_source;
  reg [13:0] tx_mem_regs_1_ecc_err_addr_reg_address_input;
  reg  tx_mem_regs_1_ecc_err_addr_reg_address_load_enable;
  reg  tx_mem_regs_1_diag_cntrl_reg_initiate_clear;
  reg [5:0] tx_mem_regs_1_ecc_bits_reg_ecc_bits_input;
  reg  tx_mem_regs_1_ecc_bits_reg_ecc_bits_load_enable;
  reg [15:0] tx_mem_regs_1_data_reg_data_value_input;
  reg  tx_mem_regs_1_data_reg_data_value_load_enable;
  reg  tx_mem_regs_0_ecc_int_reg_sbe_int_source;
  reg  tx_mem_regs_0_ecc_int_reg_mbe_int_source;
  reg [13:0] tx_mem_regs_0_ecc_err_addr_reg_address_input;
  reg  tx_mem_regs_0_ecc_err_addr_reg_address_load_enable;
  reg  tx_mem_regs_0_diag_cntrl_reg_initiate_clear;
  reg [5:0] tx_mem_regs_0_ecc_bits_reg_ecc_bits_input;
  reg  tx_mem_regs_0_ecc_bits_reg_ecc_bits_load_enable;
  reg [15:0] tx_mem_regs_0_data_reg_data_value_input;
  reg  tx_mem_regs_0_data_reg_data_value_load_enable;
  
  wire [15:0] DATA_O;
  wire  ACK_O;
  wire [13:0] pkt_memory_address;
  wire  pkt_memory_read_access;
  wire  pkt_memory_write_access;
  wire [15:0] pkt_memory_write_data;
  wire  pckt_mem_regs_ecc_cntrl_reg_diag_en;
  wire  pckt_mem_regs_ecc_cntrl_reg_correct_en;
  wire  pckt_mem_regs_diag_cntrl_reg_initiate_trigger;
  wire  pckt_mem_regs_diag_cntrl_reg_read;
  wire [5:0] pckt_mem_regs_ecc_bits_reg_ecc_bits;
  wire  rx_mem_regs_3_ecc_cntrl_reg_diag_en;
  wire  rx_mem_regs_3_ecc_cntrl_reg_correct_en;
  wire  rx_mem_regs_3_diag_cntrl_reg_initiate_trigger;
  wire  rx_mem_regs_3_diag_cntrl_reg_read;
  wire [5:0] rx_mem_regs_3_ecc_bits_reg_ecc_bits;
  wire  rx_mem_regs_2_ecc_cntrl_reg_diag_en;
  wire  rx_mem_regs_2_ecc_cntrl_reg_correct_en;
  wire  rx_mem_regs_2_diag_cntrl_reg_initiate_trigger;
  wire  rx_mem_regs_2_diag_cntrl_reg_read;
  wire [5:0] rx_mem_regs_2_ecc_bits_reg_ecc_bits;
  wire  rx_mem_regs_1_ecc_cntrl_reg_diag_en;
  wire  rx_mem_regs_1_ecc_cntrl_reg_correct_en;
  wire  rx_mem_regs_1_diag_cntrl_reg_initiate_trigger;
  wire  rx_mem_regs_1_diag_cntrl_reg_read;
  wire [5:0] rx_mem_regs_1_ecc_bits_reg_ecc_bits;
  wire  rx_mem_regs_0_ecc_cntrl_reg_diag_en;
  wire  rx_mem_regs_0_ecc_cntrl_reg_correct_en;
  wire  rx_mem_regs_0_diag_cntrl_reg_initiate_trigger;
  wire  rx_mem_regs_0_diag_cntrl_reg_read;
  wire [5:0] rx_mem_regs_0_ecc_bits_reg_ecc_bits;
  wire  tx_mem_regs_3_ecc_cntrl_reg_diag_en;
  wire  tx_mem_regs_3_ecc_cntrl_reg_correct_en;
  wire  tx_mem_regs_3_diag_cntrl_reg_initiate_trigger;
  wire  tx_mem_regs_3_diag_cntrl_reg_read;
  wire [5:0] tx_mem_regs_3_ecc_bits_reg_ecc_bits;
  wire  tx_mem_regs_2_ecc_cntrl_reg_diag_en;
  wire  tx_mem_regs_2_ecc_cntrl_reg_correct_en;
  wire  tx_mem_regs_2_diag_cntrl_reg_initiate_trigger;
  wire  tx_mem_regs_2_diag_cntrl_reg_read;
  wire [5:0] tx_mem_regs_2_ecc_bits_reg_ecc_bits;
  wire  tx_mem_regs_1_ecc_cntrl_reg_diag_en;
  wire  tx_mem_regs_1_ecc_cntrl_reg_correct_en;
  wire  tx_mem_regs_1_diag_cntrl_reg_initiate_trigger;
  wire  tx_mem_regs_1_diag_cntrl_reg_read;
  wire [5:0] tx_mem_regs_1_ecc_bits_reg_ecc_bits;
  wire  tx_mem_regs_0_ecc_cntrl_reg_diag_en;
  wire  tx_mem_regs_0_ecc_cntrl_reg_correct_en;
  wire  tx_mem_regs_0_diag_cntrl_reg_initiate_trigger;
  wire  tx_mem_regs_0_diag_cntrl_reg_read;
  wire [5:0] tx_mem_regs_0_ecc_bits_reg_ecc_bits;

  always begin
    #5 CLK_I = ~CLK_I;
  end

  initial begin
    ADR_I = 16'h0;
    WE_I = 1'h0;
    DATA_I = 16'h0;
    CYC_I = 1'h0;
    STB_I = 1'h0;
    CLK_I = 1'h0;
    pkt_memory_ready = 1'h0;
    pkt_memory_read_data = 16'h0;
    pckt_mem_regs_ecc_int_reg_sbe_int_source = 1'h0;
    pckt_mem_regs_ecc_int_reg_mbe_int_source = 1'h0;
    pckt_mem_regs_ecc_err_addr_reg_address_input = 14'h0;
    pckt_mem_regs_ecc_err_addr_reg_address_load_enable = 1'h0;
    pckt_mem_regs_diag_cntrl_reg_initiate_clear = 1'h0;
    pckt_mem_regs_ecc_bits_reg_ecc_bits_input = 6'h0;
    pckt_mem_regs_ecc_bits_reg_ecc_bits_load_enable = 1'h0;
    pckt_mem_regs_data_reg_data_value_input = 16'h0;
    pckt_mem_regs_data_reg_data_value_load_enable = 1'h0;
    rx_mem_regs_3_ecc_int_reg_sbe_int_source = 1'h0;
    rx_mem_regs_3_ecc_int_reg_mbe_int_source = 1'h0;
    rx_mem_regs_3_ecc_err_addr_reg_address_input = 14'h0;
    rx_mem_regs_3_ecc_err_addr_reg_address_load_enable = 1'h0;
    rx_mem_regs_3_diag_cntrl_reg_initiate_clear = 1'h0;
    rx_mem_regs_3_ecc_bits_reg_ecc_bits_input = 6'h0;
    rx_mem_regs_3_ecc_bits_reg_ecc_bits_load_enable = 1'h0;
    rx_mem_regs_3_data_reg_data_value_input = 16'h0;
    rx_mem_regs_3_data_reg_data_value_load_enable = 1'h0;
    rx_mem_regs_2_ecc_int_reg_sbe_int_source = 1'h0;
    rx_mem_regs_2_ecc_int_reg_mbe_int_source = 1'h0;
    rx_mem_regs_2_ecc_err_addr_reg_address_input = 14'h0;
    rx_mem_regs_2_ecc_err_addr_reg_address_load_enable = 1'h0;
    rx_mem_regs_2_diag_cntrl_reg_initiate_clear = 1'h0;
    rx_mem_regs_2_ecc_bits_reg_ecc_bits_input = 6'h0;
    rx_mem_regs_2_ecc_bits_reg_ecc_bits_load_enable = 1'h0;
    rx_mem_regs_2_data_reg_data_value_input = 16'h0;
    rx_mem_regs_2_data_reg_data_value_load_enable = 1'h0;
    rx_mem_regs_1_ecc_int_reg_sbe_int_source = 1'h0;
    rx_mem_regs_1_ecc_int_reg_mbe_int_source = 1'h0;
    rx_mem_regs_1_ecc_err_addr_reg_address_input = 14'h0;
    rx_mem_regs_1_ecc_err_addr_reg_address_load_enable = 1'h0;
    rx_mem_regs_1_diag_cntrl_reg_initiate_clear = 1'h0;
    rx_mem_regs_1_ecc_bits_reg_ecc_bits_input = 6'h0;
    rx_mem_regs_1_ecc_bits_reg_ecc_bits_load_enable = 1'h0;
    rx_mem_regs_1_data_reg_data_value_input = 16'h0;
    rx_mem_regs_1_data_reg_data_value_load_enable = 1'h0;
    rx_mem_regs_0_ecc_int_reg_sbe_int_source = 1'h0;
    rx_mem_regs_0_ecc_int_reg_mbe_int_source = 1'h0;
    rx_mem_regs_0_ecc_err_addr_reg_address_input = 14'h0;
    rx_mem_regs_0_ecc_err_addr_reg_address_load_enable = 1'h0;
    rx_mem_regs_0_diag_cntrl_reg_initiate_clear = 1'h0;
    rx_mem_regs_0_ecc_bits_reg_ecc_bits_input = 6'h0;
    rx_mem_regs_0_ecc_bits_reg_ecc_bits_load_enable = 1'h0;
    rx_mem_regs_0_data_reg_data_value_input = 16'h0;
    rx_mem_regs_0_data_reg_data_value_load_enable = 1'h0;
    tx_mem_regs_3_ecc_int_reg_sbe_int_source = 1'h0;
    tx_mem_regs_3_ecc_int_reg_mbe_int_source = 1'h0;
    tx_mem_regs_3_ecc_err_addr_reg_address_input = 14'h0;
    tx_mem_regs_3_ecc_err_addr_reg_address_load_enable = 1'h0;
    tx_mem_regs_3_diag_cntrl_reg_initiate_clear = 1'h0;
    tx_mem_regs_3_ecc_bits_reg_ecc_bits_input = 6'h0;
    tx_mem_regs_3_ecc_bits_reg_ecc_bits_load_enable = 1'h0;
    tx_mem_regs_3_data_reg_data_value_input = 16'h0;
    tx_mem_regs_3_data_reg_data_value_load_enable = 1'h0;
    tx_mem_regs_2_ecc_int_reg_sbe_int_source = 1'h0;
    tx_mem_regs_2_ecc_int_reg_mbe_int_source = 1'h0;
    tx_mem_regs_2_ecc_err_addr_reg_address_input = 14'h0;
    tx_mem_regs_2_ecc_err_addr_reg_address_load_enable = 1'h0;
    tx_mem_regs_2_diag_cntrl_reg_initiate_clear = 1'h0;
    tx_mem_regs_2_ecc_bits_reg_ecc_bits_input = 6'h0;
    tx_mem_regs_2_ecc_bits_reg_ecc_bits_load_enable = 1'h0;
    tx_mem_regs_2_data_reg_data_value_input = 16'h0;
    tx_mem_regs_2_data_reg_data_value_load_enable = 1'h0;
    tx_mem_regs_1_ecc_int_reg_sbe_int_source = 1'h0;
    tx_mem_regs_1_ecc_int_reg_mbe_int_source = 1'h0;
    tx_mem_regs_1_ecc_err_addr_reg_address_input = 14'h0;
    tx_mem_regs_1_ecc_err_addr_reg_address_load_enable = 1'h0;
    tx_mem_regs_1_diag_cntrl_reg_initiate_clear = 1'h0;
    tx_mem_regs_1_ecc_bits_reg_ecc_bits_input = 6'h0;
    tx_mem_regs_1_ecc_bits_reg_ecc_bits_load_enable = 1'h0;
    tx_mem_regs_1_data_reg_data_value_input = 16'h0;
    tx_mem_regs_1_data_reg_data_value_load_enable = 1'h0;
    tx_mem_regs_0_ecc_int_reg_sbe_int_source = 1'h0;
    tx_mem_regs_0_ecc_int_reg_mbe_int_source = 1'h0;
    tx_mem_regs_0_ecc_err_addr_reg_address_input = 14'h0;
    tx_mem_regs_0_ecc_err_addr_reg_address_load_enable = 1'h0;
    tx_mem_regs_0_diag_cntrl_reg_initiate_clear = 1'h0;
    tx_mem_regs_0_ecc_bits_reg_ecc_bits_input = 6'h0;
    tx_mem_regs_0_ecc_bits_reg_ecc_bits_load_enable = 1'h0;
    tx_mem_regs_0_data_reg_data_value_input = 16'h0;
    tx_mem_regs_0_data_reg_data_value_load_enable = 1'h0;
    #20;
    RST_I = 1'b1;
    #20;
    RST_I = 1'b0;
  end


  ECC_regs top_module (
    .ADR_I(ADR_I),
    .WE_I(WE_I),
    .DATA_I(DATA_I),
    .CYC_I(CYC_I),
    .STB_I(STB_I),
    .CLK_I(CLK_I),
    .RST_I(RST_I),
    .pkt_memory_ready(pkt_memory_ready),
    .pkt_memory_read_data(pkt_memory_read_data),
    .pckt_mem_regs_ecc_int_reg_sbe_int_source(pckt_mem_regs_ecc_int_reg_sbe_int_source),
    .pckt_mem_regs_ecc_int_reg_mbe_int_source(pckt_mem_regs_ecc_int_reg_mbe_int_source),
    .pckt_mem_regs_ecc_err_addr_reg_address_input(pckt_mem_regs_ecc_err_addr_reg_address_input),
    .pckt_mem_regs_ecc_err_addr_reg_address_load_enable(pckt_mem_regs_ecc_err_addr_reg_address_load_enable),
    .pckt_mem_regs_diag_cntrl_reg_initiate_clear(pckt_mem_regs_diag_cntrl_reg_initiate_clear),
    .pckt_mem_regs_ecc_bits_reg_ecc_bits_input(pckt_mem_regs_ecc_bits_reg_ecc_bits_input),
    .pckt_mem_regs_ecc_bits_reg_ecc_bits_load_enable(pckt_mem_regs_ecc_bits_reg_ecc_bits_load_enable),
    .pckt_mem_regs_data_reg_data_value_input(pckt_mem_regs_data_reg_data_value_input),
    .pckt_mem_regs_data_reg_data_value_load_enable(pckt_mem_regs_data_reg_data_value_load_enable),
    .rx_mem_regs_3_ecc_int_reg_sbe_int_source(rx_mem_regs_3_ecc_int_reg_sbe_int_source),
    .rx_mem_regs_3_ecc_int_reg_mbe_int_source(rx_mem_regs_3_ecc_int_reg_mbe_int_source),
    .rx_mem_regs_3_ecc_err_addr_reg_address_input(rx_mem_regs_3_ecc_err_addr_reg_address_input),
    .rx_mem_regs_3_ecc_err_addr_reg_address_load_enable(rx_mem_regs_3_ecc_err_addr_reg_address_load_enable),
    .rx_mem_regs_3_diag_cntrl_reg_initiate_clear(rx_mem_regs_3_diag_cntrl_reg_initiate_clear),
    .rx_mem_regs_3_ecc_bits_reg_ecc_bits_input(rx_mem_regs_3_ecc_bits_reg_ecc_bits_input),
    .rx_mem_regs_3_ecc_bits_reg_ecc_bits_load_enable(rx_mem_regs_3_ecc_bits_reg_ecc_bits_load_enable),
    .rx_mem_regs_3_data_reg_data_value_input(rx_mem_regs_3_data_reg_data_value_input),
    .rx_mem_regs_3_data_reg_data_value_load_enable(rx_mem_regs_3_data_reg_data_value_load_enable),
    .rx_mem_regs_2_ecc_int_reg_sbe_int_source(rx_mem_regs_2_ecc_int_reg_sbe_int_source),
    .rx_mem_regs_2_ecc_int_reg_mbe_int_source(rx_mem_regs_2_ecc_int_reg_mbe_int_source),
    .rx_mem_regs_2_ecc_err_addr_reg_address_input(rx_mem_regs_2_ecc_err_addr_reg_address_input),
    .rx_mem_regs_2_ecc_err_addr_reg_address_load_enable(rx_mem_regs_2_ecc_err_addr_reg_address_load_enable),
    .rx_mem_regs_2_diag_cntrl_reg_initiate_clear(rx_mem_regs_2_diag_cntrl_reg_initiate_clear),
    .rx_mem_regs_2_ecc_bits_reg_ecc_bits_input(rx_mem_regs_2_ecc_bits_reg_ecc_bits_input),
    .rx_mem_regs_2_ecc_bits_reg_ecc_bits_load_enable(rx_mem_regs_2_ecc_bits_reg_ecc_bits_load_enable),
    .rx_mem_regs_2_data_reg_data_value_input(rx_mem_regs_2_data_reg_data_value_input),
    .rx_mem_regs_2_data_reg_data_value_load_enable(rx_mem_regs_2_data_reg_data_value_load_enable),
    .rx_mem_regs_1_ecc_int_reg_sbe_int_source(rx_mem_regs_1_ecc_int_reg_sbe_int_source),
    .rx_mem_regs_1_ecc_int_reg_mbe_int_source(rx_mem_regs_1_ecc_int_reg_mbe_int_source),
    .rx_mem_regs_1_ecc_err_addr_reg_address_input(rx_mem_regs_1_ecc_err_addr_reg_address_input),
    .rx_mem_regs_1_ecc_err_addr_reg_address_load_enable(rx_mem_regs_1_ecc_err_addr_reg_address_load_enable),
    .rx_mem_regs_1_diag_cntrl_reg_initiate_clear(rx_mem_regs_1_diag_cntrl_reg_initiate_clear),
    .rx_mem_regs_1_ecc_bits_reg_ecc_bits_input(rx_mem_regs_1_ecc_bits_reg_ecc_bits_input),
    .rx_mem_regs_1_ecc_bits_reg_ecc_bits_load_enable(rx_mem_regs_1_ecc_bits_reg_ecc_bits_load_enable),
    .rx_mem_regs_1_data_reg_data_value_input(rx_mem_regs_1_data_reg_data_value_input),
    .rx_mem_regs_1_data_reg_data_value_load_enable(rx_mem_regs_1_data_reg_data_value_load_enable),
    .rx_mem_regs_0_ecc_int_reg_sbe_int_source(rx_mem_regs_0_ecc_int_reg_sbe_int_source),
    .rx_mem_regs_0_ecc_int_reg_mbe_int_source(rx_mem_regs_0_ecc_int_reg_mbe_int_source),
    .rx_mem_regs_0_ecc_err_addr_reg_address_input(rx_mem_regs_0_ecc_err_addr_reg_address_input),
    .rx_mem_regs_0_ecc_err_addr_reg_address_load_enable(rx_mem_regs_0_ecc_err_addr_reg_address_load_enable),
    .rx_mem_regs_0_diag_cntrl_reg_initiate_clear(rx_mem_regs_0_diag_cntrl_reg_initiate_clear),
    .rx_mem_regs_0_ecc_bits_reg_ecc_bits_input(rx_mem_regs_0_ecc_bits_reg_ecc_bits_input),
    .rx_mem_regs_0_ecc_bits_reg_ecc_bits_load_enable(rx_mem_regs_0_ecc_bits_reg_ecc_bits_load_enable),
    .rx_mem_regs_0_data_reg_data_value_input(rx_mem_regs_0_data_reg_data_value_input),
    .rx_mem_regs_0_data_reg_data_value_load_enable(rx_mem_regs_0_data_reg_data_value_load_enable),
    .tx_mem_regs_3_ecc_int_reg_sbe_int_source(tx_mem_regs_3_ecc_int_reg_sbe_int_source),
    .tx_mem_regs_3_ecc_int_reg_mbe_int_source(tx_mem_regs_3_ecc_int_reg_mbe_int_source),
    .tx_mem_regs_3_ecc_err_addr_reg_address_input(tx_mem_regs_3_ecc_err_addr_reg_address_input),
    .tx_mem_regs_3_ecc_err_addr_reg_address_load_enable(tx_mem_regs_3_ecc_err_addr_reg_address_load_enable),
    .tx_mem_regs_3_diag_cntrl_reg_initiate_clear(tx_mem_regs_3_diag_cntrl_reg_initiate_clear),
    .tx_mem_regs_3_ecc_bits_reg_ecc_bits_input(tx_mem_regs_3_ecc_bits_reg_ecc_bits_input),
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    .tx_mem_regs_3_data_reg_data_value_input(tx_mem_regs_3_data_reg_data_value_input),
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    .tx_mem_regs_2_ecc_int_reg_sbe_int_source(tx_mem_regs_2_ecc_int_reg_sbe_int_source),
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    .tx_mem_regs_2_ecc_err_addr_reg_address_input(tx_mem_regs_2_ecc_err_addr_reg_address_input),
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    .tx_mem_regs_2_diag_cntrl_reg_initiate_clear(tx_mem_regs_2_diag_cntrl_reg_initiate_clear),
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    .tx_mem_regs_2_data_reg_data_value_input(tx_mem_regs_2_data_reg_data_value_input),
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    .tx_mem_regs_1_ecc_bits_reg_ecc_bits_input(tx_mem_regs_1_ecc_bits_reg_ecc_bits_input),
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    .DATA_O(DATA_O),
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    .pkt_memory_write_access(pkt_memory_write_access),
    .pkt_memory_write_data(pkt_memory_write_data),
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    .pckt_mem_regs_diag_cntrl_reg_read(pckt_mem_regs_diag_cntrl_reg_read),
    .pckt_mem_regs_ecc_bits_reg_ecc_bits(pckt_mem_regs_ecc_bits_reg_ecc_bits),
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